Intelの新型CPU「Core Ultraプロセッサ（シリーズ3）」を支える「Intel 18A」と「PowerVia技術」を見てきた

Intelが12月末に一部をリリース予定の「Core Ultraプロセッサ（シリーズ3）」（開発コード名：Panther Lake）は、CPUダイ（Computeタイル）の製造に当たり、1.8nm相当の製造プロセス「Intel 18A」を活用している。

Panther LakeことCore Ultraプロセッサ（シリーズ3）のCPUコアのウエハー

　半導体の生産において、2nm以下のプロセスノードでは、微細化ペースが0.1nm単位に落ちるため、どうしても“ペースダウン”のイメージが否めない。そのためか、業界全体として2nm以下のプロセスノードを「20A」といったような表記で表現することもある。

　「20A」の「A」は、かつて原子や分子の大きさを測るのに使われていた「オングストローム（Angstrom）」に由来している。この単位は「Å」（Aの上に丸がある表記）と記されるものだが、プロセスノードでは単に「A」が使われる（いずれにしても読み方は「エー」でよい）。

　この記事では、このIntel 18Aプロセスと、これを支えるIntelの半導体製造技術「PowerVia」について解説したいと思う。

　ちなみに、IntelのプロセスロードマップにはIntel 18Aの前に「Intel 20A」があったのだが、複数の報道を総合すると、事実上フェードアウト（開発中止）に追い込まれたようだ。

まず最先端半導体の製造に関する状況を確認

　現在のIntelは、自社でCPU／GPU（プロセッサ）を開発する能力と、自社で生産する能力の両方を備える。このことを生かして、他社から半導体の生産を受託する「ファウンドリー事業」にも注力し始めた。

　NVIDIAやAMD、Appleも、高性能な各種プロセッサを開発している。しかし、これらの企業は生産能力を持たない「ファブレス企業」であり、最新製品の製造は、台湾の大手ファウンドリーであるTSMC（台湾積体電路製造）に委託している。

　今となっては、製造工場を垂直統合的に所有している大手半導体企業は、Intelの他には韓国のSamsung Electronics（サムスン電子）と、同じ米国のTexas Instrumentsの他には数社しかない。最先端の製造プロセスノードに対応できる所となると、サムスン電子ぐらいしかない。

　かつてはAMDも、プロセッサの生産能力を自社で有する垂直統合形の企業だった。しかし、最先端プロセスノードの開発や、これに対応するための設備投資が難航し、最終的に2009年、1970年代から続けてきたプロセッサ（半導体）製造事業をGlobalFoundries（GF）として分社することになった。

　そのGFだが、現在は先端プロセスノードの開発からは手を引いており、28nm～180nm級の半導体の受託生産に注力している。

　事情は少し違うが、IntelもAMDと同様にプロセッサ製造工場を完全子会社の「Intel Foundry」に分離した。ただし、IntelとIntel Foundryは先端プロセスノードの開発の手は緩めていない。

　その開発成果を、最先端プロセスを求める最先端プロセッサメーカーに提供したい――ファウンドリー事業をより強化するための“前向きな理由”での分離だとされている。というのも、先進プロセスノードになればなるほど、その技術を運用できる半導体製造工場が希少さを増すからだ。

　Intelのパット・ゲルシンガー前CEOは、先進プロセスノードを実用化できている半導体製造工場がアジア圏に集中していることが「地政学的には良くない」ということも指摘していた。このバランスを調整することも、Intelがファウンドリー事業に進出する目的とされている。

今のところIntel 18Aでの生産は“順調”

　Intel Foundryでは、まずIntel製品の製造で最先端プロセスノードを鍛え上げ、歩留まりが安定したら他社向けにも提供するスタイルで事業を展開していくとされる。

　2025年9月末に開催された「Intel Tech Tour 2025」では、Core Ultraプロセッサ（シリーズ3）のComputeタイルの量産にIntel 18Aプロセスを使ったことが発表された。高効率コア（Eコア）オンリーのサーバ向け新型CPU「Xeon 6+プロセッサ」（開発コード名：Clearwater Forest）のComputeタイルも、Intel 18Aプロセスで量産しているという。

　ということで、Intelは2025年内にIntel 18Aプロセスノードで2種類のチップ（ダイ）の量産に成功にした。同時に、Intel FoundryにおけるIntel 18Aプロセスの信頼性と実績をアピールできたわけである。

Intel肝いりの技術「RibbonFET」は何が優れている？

　CPUやGPUを始めとして、PCやゲーム機に搭載される各種プロセッサは、無数の微細なトランジスターを“相互接続”して構築した論理回路を組み合わせることで成立している。

　例えば、近年の高性能GPUは1チップ内に地球人口（約82億人）の10倍以上の数のトランジスターが実装されている。NVIDIAの「GeForce RTX 5090」の総トランジスター数は920億個だ。750mm2のダイに、地球人口の約11.2倍のトランジスターが“住んでいる”。

　このように、高性能かつ高機能なプロセッサを作るには、単位面積当たりにより多くのトランジスターを実装しなければならない。なので、半導体業界はトランジスターをより小さく実現するための技術に磨きをかけているのだ。

　このトランジスターの実装密度の目安が，この記事でもたびたび使っている「プロセスノード」というキーワードだ。以前はナノメートル（nm）単位で表記してきたが、今後は先述の通りオングストローム（A）で表記されるようになっていく流れがある。

　プロセスノードが22nmくらいまでは、トランジスターの「ゲート長≒ノード値」となることが多かった（90nmくらいから、ズレは出ていたが）。最近では、ゲート長はほとんどそのままで、トランジスターを立体集積させることで集積度を上げる手法が使われるようになったため、プロセスノードは「ゲート長換算で何nm相当」という意味合いで表されるようになっている。

FinFETに限界が見えてきた

　さて今回、Intelが実用化した新プロセスノード「Intel 18A」を実現するために開発された新構造のトランジスターについて解説を始めよう。

　そもそも「トランジスター」とは、「ゲート」と呼ばれる部位に対する電力制御を行うための素子で、「ソース」部と「ドレイン」部の間（≒チャネル）の通電を制御する。

　22nmプロセス以降で活用された「FinFET（Fin Field-Effect Transistor）」と呼ばれるトランジスターのおかげで、半導体のプロセスノードは一桁台まで順調に微細化が進んだ。しかし、2nmのあたりから、ソース部とドレイン部からの電界の回り込み（ノイズ）の影響が強くなり、結果的にゲートの静電制御が効きにくくなるようになってしまった。

　ゲートを短くし過ぎたことで、ソース側／ドレイン側の電界の影響を受けて、ゲートが言うことを聞かなくなってしまう――この現象は「短チャネル効果（SCE：Short-Channel Effect）」と呼ばれるものだ。トランジスターの話をするときにはゲートを「水門」、チャネルを水流（水路）で例えることが多いが、2nmプロセスあたりから水路を短くしすぎた結果、水の流れがむしろ悪くなってしまったと考えると理解しやすい。

そこで登場したのが「RibbonFET」

　この問題を解決すべく登場したのが、Intel 18Aプロセスで実用化された新構造のトランジスター「RibbonFET（Ribbon Fin Effect Transistor）」だ。これはIntel独自の呼称で、一般的には「GAAFET（Gate All Around Fin Effect Transistor）」と呼ばれる。

　GAAFETを世界で初めて実用化したのはサムスン電子で、2022年に3nm相当プロセスで採用している。TSMCも、Intelとほぼ同じタイミングで「N2」という2nm相当プロセスで実用化した。

　下の図は最もベーシックな「PlanarFET」、FinFET、そしてGAAFET（RibbonFET）の構造を簡単に図示したものだ。

　図を見比べると、RibbonFETではソース部からドレイン部に流れるヒゲのようなものが複数あることに気が付く。この構造によって、トランジスターのチャネル量が事実上増えたことになるため、ノイズの影響が小さくなり、短チャネル効果も解消され、ゲート制御がよりうまく働くようになるのだ。

　おまけに、チャネル量が事実上増えたことで水（＝チャネル）の流れが良くなる効果も付いてくる。

「PowerVia」の採用でプロセッサの作り方も変わる

　従来のプロセッサ製造法では、微細なトランジスター群がつながりあって形成される微細な信号線と、電源を供給する配線が隣接／混在する構造となっていた。

　超高速な信号のやりとりを行うトランジスターと、その入出力信号用の配線にとって、強い電気が流れる電力供給配線はノイズ源となりやすい。このことは、プロセッサのパフォーマンス向上の妨げともなりうる。

　この問題を解決するために、Intelが業界一番乗りで実用化した新技術が「PowerVia」だ。端的にいうと、PowerViaは「トランジスター層」「給電回路」「信号回路」をほぼ完全に分離した構造のプロセッサを製造できる工法だ。

　ノイズ源とトランジスター群と信号配線層を完全に分離できることから、動作クロックを引き上げやすく、太い給電回路と細い信号回路を分離できることから、信号配線（回路）の最適化、ひいてはトランジスターの増量にも貢献する。

　ただし、イメージの通りPowerViaは高コストなチップ製造法だ。それだけに、今回のCore Ultraプロセッサ（シリーズ3）がそうであるように、プロセッサ全体に適用するのではなく、高機能／高性能が必要なチップ（タイル）の製造に活用するという。

　ところで、PowerViaを用いた半導体の製造工程は、従来の工法とは手順が異なる。下図はその製造手順だ（流れとしては、左から右に工程が進む）。

　PowerVia工法では、最初に「トランジスター層」と「信号配線層」だけをウエハー上に積層し、そこでいったん作業を終了する（上図の左から1番目と2番目）。その後、ウエハー自体を“ひっくり返して”、今度は先ほどとは反対方向に「電源配線」を積層していく(上図の左から3番目）。このウエハーの反転工程は「ウエハ－フリップ」と呼ばれる。その後、今度は反転させたウエハーに対し「電源供給配線」を積層して形成していく。

　こうして、電源配線と信号配線が極力分離された構造が成立し、プロセッサがより高クロックで動作ができるようになるわけである。配線の最適化によって、電気抵抗も抑えられるので、省電力効果も期待できるとされる。

　なお、チップからの出力信号線は信号配線層（Frontside）から取り出して「再配線層（RDL）」や貫通ビアなどで裏面側に引き出してパッケージに接続する。この工程は「フリップチップ」と呼ばれる（先述のウエハーフリップとは全く異なる工程）。

実際に「Intel 18A」工場を見学してきた

　9月に米アリゾナ州で行われた「Intel Tech Tour 2025」では、Intel 18Aプロセスノードのある工場「Fab 52」を実際に見学できた。

　ただし、見学者全員がデジタルカメラを含むデジタル機器の持ち込みができなかったので、以下の写真や映像はIntelが提供したものとなる。

　工場見学中には、Intel 18Aプロセスを支えるASML製の「EUV露光装置」の存在も確認できた。価格は約500億円で、年に50台＋αしか製造できないという、非常に高価な装置だ。約500億円といえば、東京スカイツリー（東京都墨田区）のタワー部の建設費用に相当する。

　Intelでは4nm相当の「Intel 4」プロセスからこの装置を運用しているが、プロセスノードが進むごとに露光回数が増えるため、装置の使用頻度が上がり、それに比例して製造コストが上がるという構図である。

　なお、このFab 52の様子はYouTubeにもアップロードしている。Intelの提供映像とはなるが、気になる人はチェックしてみてほしい